搀杂键合，取得发达

（原标题：搀杂键合，取得发达）

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搀杂键合在先进封装鸿沟越来越受到热心，因为它提供了功能相似或不同芯片之间最短的垂直邻接，以及更好的热学、电气和可靠性收尾。

其上风包括互连缩小至亚微米间距、高带宽、增强的功率效能以及相关于焊球邻接的更好的缩放性。但是，尽管一些芯片制造商确乎在大量量制造 (HVM) 中接纳了搀杂键合，但现时该工艺的本钱太高，无法大限制接纳。而且由于搀杂键合将前端和后端坐褥线邻接在沿途，因此芯片舍弃等拼装工艺现在必须得志前端规格。

其他挑战包括需要更好的铜凹下均匀性、更快的芯片到晶圆舍弃和更佳的瞄准、多个键合妥协键合载体（这会增多本钱）以及低温退火才智。终末，必须镌汰颗粒水平，绝顶是在芯片舍弃和切割才略中。

Brewer Science首席应用工程师 Alice Guerrero 暗示：“要到手将搀杂键合推广到大量量坐褥，需要处理与劣势戒指、瞄准精度、热经管、晶圆翘曲、材料兼容性和工艺迷糊量联系的挑战。”

AI 芯片和模块是搀杂键合和先进封装的弘大推能源。它们的高性能和高价钱有助于鼓动行业发展。事实上，DRAM 制造商正在评估从焊料凸点键合（通过热压）转向搀杂键合的净收益（见图 1）。搀杂键合之后的下一代微缩是执法 3D 集成，其中键合致使蔓延到薄膜。

搀杂键合是杀青将 SoC 阐发为单个工夫块（称为小芯片）这一更大方向的重要鼓动要素。imec 高档筹备员、研发副总裁兼 3D 系统集成神色总监 Eric Beyne 暗示：“如今，咱们对单片 IC 进行了某种阐发，其中将领有用于 SoC、逻辑和 I/O 莳植的逻辑和 SRAM 内存等专诚工夫。咱们需要鼓动一种看似单片或皆备集成的处理决策，这么你就看不到不同莳植之间的界限。咱们必须梗阻这种贫窭，即脱离芯片会在带宽或能耗方面形成去世。”

高带宽内存(HBM) 制造商不错转向搀杂键合或熔融键合（电介质-电介质），但这么作念存在谬误。EV Group (EVG) 业务设备总监 Thomas Uhrmann 暗示：“熔融键合现时确乎是一种经过考据的 300 毫米晶圆制造工艺，而且这种键合对 HBM 很是有用。HBM 现时堆叠了 12 个芯片，制造商很快就会达到 16 层。但由于每个芯片的性能并不相易，因此基本上最薄弱的关节收尾了通盘这个词堆栈的性能。这与其说是产量问题，不如说是产量问题，因为 DRAM 晶圆的产量很是好。速率分级骨子上是一个很大的贫窭。您需要实施预分类才能进行抵偿。”

工艺责任旨趣

晶圆对晶圆键合决策是 CMOS 图像传感器搀杂键合的首个工夫，其中像素阵列芯片与逻辑芯片键合，以最大化后面照明面积。现在，其他应用也开动流行起来，联结了处理器/缓存、3D NAND、microLED 以及用于 ChatGPT 等 LLM 应用的 AI 模块。

先进封装中的小芯片集成认识提供了全新的生动性。“在先进封装中，您不错定制系统，” Tignis首席推行官 Jon Herlocker 暗示。“您不错说，‘这部分逻辑很是复杂，是以我将在 300 毫米代工场的先进节点上进行这项责任，但我将从一个或多个更熟识的节点中获得其他功能并将其放在归并个封装上。’您不错有用哄骗熟识节点过甚可预测的高良率工艺，从而镌汰全体风险。因此，一朝您决定进行先进封装（先进封装存在一定的风险），那么从复杂芯片中索求尽可能多的东西并使用更熟识的工夫，然后通过该先进封装将其邻接起来，将带来各式平正。”

电源经管和对电源效能的需求是芯片堆叠和新键合形态的迥殊驱动要素。搀杂键合使公司大要创建“阻力最小的旅途”，这意味着更短的互连、更大的互连密度以及更大的散热挑战。

在这一发展过程中，需要镌汰半导体的功耗。可推广性变得至关蹙迫（见图 2）。“咱们有功率墙，因此现时的能量密度闲居为每平方厘米 100 瓦，但改日咱们需要以每平方厘米 500 瓦的速率抽离，因此这是一个绝顶显著的增长，”Beyne 说。“如若你取每平方毫米 500 安培的电流，那么通过微凸块和焊料凸块发送可能不是最好的形态，因为电流高达每平方毫米 500 安培。“这不错通过将电源经管系统集成到莳植近邻来处理。也许咱们不单通过全堆栈发送 1.7V，但也许你会念念到更高的电压，举例 48V，然后在封装或电路板级别使用 DC/DC 调节来达到最终电压。”

Uhrmann 指出，测试又增多了一层复杂性。“固然凸块器件不错放肆测试，但搀杂键合就不那么容易了。您不错为搀杂键合创建一个双层，因为这么您就有了一个不错测试的底层，但您仍然需要在顶层有键合层。”

工艺责任旨趣

晶圆到晶圆键合工艺比芯片到晶圆决策更熟识，但它有一个主要谬误——芯片必须大小相易。这关于处理器堆栈上的 SRAM 等应用后果很好，但更大的诡计和制造生动性需要芯片到晶圆键合，其中较小的芯片键合到较大的芯片。在这里，集体 D2W 键合的认识变得有蛊惑力（见图 2）。

如图所示，该工艺使用多种载体，包括硅和玻璃。搀杂键合工艺过程接纳经过最终金属化层处理的晶圆，然后推行访佛于片上嵌入工艺的才略。电介质蚀刻在 SiCN 电介质中最好地形成方形腔，然后通过电化学千里积 (ECD) 用抗争金属、铜种子和铜填充。随后的 CMP 工艺经过优化，可杀青极高的晶圆间均匀性，以产生尽可能光滑的电介质名义，同期在铜垫区域形成小凹下。

第二步是将晶圆安装到载体上，然后研磨/减薄硅晶圆。将晶圆翻转并粘合到第二个载体上，然后旋涂一层光刻胶层，以在胶带框架上切割时保护名义。第三个载体粘合到该芯片区域，然后剥离光刻胶。将其舍弃在新的载体上，准备与方向晶圆粘合，然后通过刀片、红外激光或紫外线进行脱粘。

接下来，真空室中的电介质活化才略使用等离子体来优化具有悬空 Si-O 键的键合名义。随后使用 DI 水冲洗以使电介质水合。第二片晶圆以与晶圆 1 相易的形势通过铜 CMP 进行处理，然后与晶圆 1 对皆并键合。然后，这对晶圆在 350°C 的炉内退火两小时。

现在，键合对不错变薄以用于下一个晶圆。Imec 和其他公司照旧解说，很是薄（50 μm）到很是厚（775 μm）的芯片不错从临时载体荡漾到方向晶圆，荡漾率和键合率均为 100%。关于超薄芯片，硅载体是首选。玻璃载体确乎允许紫外线脱键，但它们与前端器具不兼容。

Imec、Brewer Science 和 Suss MicroTec 最近展示了集体芯片到晶圆键合过程不错推广到三到四个晶圆。在有机激光开释层中添加了一层所谓的声学层，以继承由烧蚀（脱键）工艺引起的冲击波，这种冲击波可能会损坏芯片角落。值得防范的是，通过红外显微镜测量的瞄准是倒装芯片器具和键合器具瞄准相联结的功能。

荡漾良率和粘合良率是重要目标，在皆备优化的制造和安设工艺下，这些目标可达到 100%。将集体芯片到晶圆过程推广到两个、三个和四个晶圆会使工艺变得复杂，因为在加工过程中会出现翘曲、粘合剂去除不皆备以及芯片损坏等问题。

载体基板的遴荐取决于临时粘合材料 (TBM) 过甚脱粘才智。“粘合剂将芯片临时粘合到 TBM 的才智取决于其机械、热和化学特质以及芯片名义景色，”Brewer Science 的 Guerrero 说说念。“闲居，粘合头温度和载体（卡盘）温度之间的相互作用将把柄 TBM 的热特质进行调整，以杀青最好芯片粘合后果。激光脱粘最相宜在芯片开释过程中将力降至最低。”

Guerrro 指出，薄芯片存在损坏芯片的风险，但这些风险不错通过材料和工艺诡计来磨叽。“机械脱键是一种更具本钱效益的处理决策，因为与激光比较，莳植本钱更低，但其应用范围并抗拒淡，”她说。“紫外线脱键并不普及，而且在载体层面实施起来具有挑战性。紫外线脱键胶带很容易买到，是最经济的脱键形态，但在处理小于 50 μm 的芯顷然会受到收尾。

器具清洁度关于防患键合界面出现赋闲至关蹙迫，赋闲在 C-SAM 图上清楚为白点。“真谛真谛的是，由于清洁形势和工艺，一些颗粒仍会在名义上移动。是以这并不虞味着你不成有一个颗粒，”Adeia 工程高档副总裁 Laura Mirkarimi 说。“这是一个不错处理一些颗粒的工艺，但不移动的大颗粒会装璜它键合。键合前沿在晶圆键合中移动得很是快，致使在芯片到晶圆键合中亦然如斯，是以它骨子上是一种自愿键合，需要通过仔细处理名义来经管。”

这解释了为什么必须在通盘这个词搀杂键合过程中优化多个清洁才略。

最近还有其他工艺蜕变：

1、SiCN 千里积中的碳/氮含量经过优化，具有高键合强度和低精真金不怕火度。关于 HBM，这种典型的 350°C 工艺不错镌汰到 200°C 范围

2、应用材料公司设备了一种 300°C、5 分钟的退火工艺，可将产量普及两个数目级，同期得志 500 纳米间距的低电阻 250 纳米铜 CD 的要求。

3、铜 CMP 应留住平坦的晶圆名义（总厚度变化或 TTV），而且把柄间距，1nm 铜凹槽变化

4、EV Group 推出的新式无机粘合剂粘合和激光脱模工艺可使用硅载体晶圆，该晶圆可提供 100nm 的 TTV、更好的几何褂讪性和更高的热导率

5、硅载体上的后一种工艺还允许硅载体重叠使用，从而减少工艺才略并镌汰领有本钱。

EVG 的 Urhmann 暗示：“咱们使用了一种皆备不同的开释层，一种与前端兼容的无机层。但硅载体不错到处使用。是以现在你不错领有与熔合键合配合使用的载体，你还不错佩戴搀杂键合晶圆或很是薄的器件、外延层。因此，它将通盘这个词产物组合推广到前端传输，但并不局限于此。高精度意味着远小于 100nm。”

这种发展也会影响可捏续性。“水轮回和保捏水清洁的本钱很高，”他说。“研磨和抛光会产生多量颗粒——致使是纳米颗粒——因此过滤本钱很高。”

“固然东说念主们闲居指摘面对面键合，但好多工艺都需要面对面键合，这意味着你率先需要将其放在载体上并将其变薄，然后将其荡漾到另一个载体上，”他说。“因此，你领有薄的莳植晶圆，然后如若需要减薄另一个载体晶圆，你就得殉国两片晶圆，这是不合算的。”

直到最近，具有 HVM 才智的倒装芯片键合机的瞄准公役为 ±3μm (3 sigma)，但已降至 1μm (3 sigma)。“瞄准精度的训戒律例是键合机必须是焊盘直径的 0.1 至 0.25 倍，或 1μm 焊盘的 100 至 250nm，”Adeia 的 Mirkarimi 说说念。最近，多家供应商照旧设备并提供了具有亚微米精度的键合机，包括 BESI (BE Semiconductor) 和 Suss MicroTec。

“尽管 D2W HB 具有诸多上风，但它也靠近两大拼装挑战，”英特尔的 Feras Eid 过甚共事暗示。2 “率先是瞄准，现时致使下一代键合莳植都无法得志 1μm 以下间距的贴装要求。其次是迷糊量，即使在现在相对宽松的间距（举例 9μm）下，D2W HB 贴装才略亦然通盘这个词 HB 过程中最慢且本钱最高的才略。”

因此，英特尔和其他公司正在探索拾取和舍弃的替代决策，举例流体自瞄准，它使用两个芯片上的渺小水珠和指引图案来自瞄准结构。2 该工艺由 CEA-Leti 和英特尔蚁集设备。蹙迫的是，芯片到晶圆在 x、z 和 theta（旋转）方朝上可能会错位。液体收尾在特定要求下将芯片到晶圆的错位镌汰到 200nm。固然该工艺还不相宜坐褥，但它有可能取代耗时的芯片舍弃，瞻望迷糊量将普及 10 倍。

尽管半导体行业已解说搀杂键合适用于各式应用，但业界仍在抑制勤勉减少晶圆才略数目和本钱。固然制造 AI 芯片的公司不错背负得起更复杂的工艺，但为了让该工夫浸透到更低廉的系统中，它必须更简便。

凯旋芯片到晶圆键合工艺比集体芯片到晶圆形态简便得多，集体芯片到晶圆形态只将已知爽快的芯片舍弃在重建的晶圆上，然后将其键合到另一晶圆上。可是，凯旋键合容易受到期侮，因为芯片舍弃器具凯旋战争敏锐的键合名义，需要很是高的器具清洁度，致使可能需要现场芯片清洁才智。

热挑战

搀杂键合带来的新功率密度水平需要接纳新形态来散热。Imec 筹备东说念主员哄骗 3D 打印工夫设备了微流体冷却工夫。接纳这种形态时，通说念的直径很是蹙迫。

“在 100 到 300 微米的范围内，水流更能当然地流入结构，产生凯旋流向芯片后面的水射流，像淋浴喷头相通凯旋冷却系统。”Beyne 说说念。他指出，通过用交错针状翅片结构对芯片后面进行迥殊更正，热传输进一步减少，杀青每平方米开尔文 10W/m 2 -K 的传热统统值。“总体而言，冷却可将芯片温度镌汰约 50°C。”

每次将搀杂键合工艺缩小到更小的线宽和间距时，键合强度和瞄准度都必须得到改善。键合强度需要更好，晶圆的平整度也需要更好，而这在很猛进度上取决于晶圆厂的化学机械抛光 (CMP) 才智。

在制造过程中，焊料凸块的间距为 45μm。“晶圆到晶圆键合提供了 400nm 和 200nm 间距的道路，但芯片到晶圆的间距稍过时，在 10 到 1μm 的范围内，这可能是该工夫的最好范围，”Beyne 说。

论断

莳植制造商、莳植公司和材料供应商正在通过多种形势进行合营，以找到大要以较低本钱杀青最好性能的工艺过程，以便非顶端莳植大要充分哄骗搀杂键合所提供的通盘上风。但新工夫正在资历成长的郁闷。它需要新的按次、新的器具才智，致使一些新的工艺。

此外，不同的应用有不同的需求，因此可能会出现几种形态成为指挥者。不外，现时，搀杂键合工艺和供应链处于抑制变化之中，这关于新工夫来说并不荒废。

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